组合电路Verilog的几种描述方式

组合电路的描述方式主要有四种：真值表，逻辑代数，结构描述，抽象描述。

设计一个三输入多数表决器。

1.真值表方式：

真值表

A	B	C	Y
0	0	0	0
0	0	1	0
0	1	0	0
0	1	1	1
1	0	0	0
1	0	1	1
1	1	0	1
1	1	1	1

module design1(input A,B,C,output out ); always @(*)begincase({A,B,C}3'b000:out=1'b0;3'b001:out=1'b0;3'b010:out=1'b0;3'b011:out=1'b1;3'b100:out=1'b0;3'b101:out=1'b1;3'b110:out=1'b1;3'b111:out=1'b1;default:out=1'b0;endcase end endmodule

真值表描本质上是最小项的表达式。

2.逻辑代数方式：

从真值表可以得出逻辑函数表达式为：out=AB+AC+BC。

module design2(input A,B,C,output out ); assign out=(A&B)|(A&C)|(B&C); endmodule

3.结构描述方式：

结构描述方式是对电路最直接的表达。

module design3(input A,B,C,output out ); and U1(w1,A,B); and U2(w2,B,C); and U3(w3,A,C); or U4(out,w1,w2,w3); endmodule

4.抽象描述方式：

直接从功能出发，三输入多数表决器，将三个输入相加之和大于1，即表示多数表决了。

module design4(input A,B,C,output out ); wire [1:0] sum; reg out; assign sum=A+B+C; always @(*)beginout=(sum>1)?1'b1:1'b0; end endmodule

总结

以上是生活随笔为你收集整理的组合电路Verilog的几种描述方式的全部内容，希望文章能够帮你解决所遇到的问题。

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